Semicon IC Design Training Center

22/04/2026

25/03/2026

Semicon tiếp tục mở thêm lớp cuối tháng 3 vào thứ 6 ngày 27/03 nhé các bạn có nhu cầu học đăng kí để được hỗ trợ

11/03/2026

KHÓA HỌC ADVANCED VERIFICATION CHO CÁC KỸ SƯ VI MẠCH TRONG TƯƠNG LAI

Khóa học giúp bạn tiếp cận được với ngôn ngữ System Verilog để mở rộng thêm khả năng ứng dụng trong phạm vi mô hình hoá và kiểm tra, mô phỏng. Từ đó tạo tiền đề vững chắc cho sự nghiệp IC Design Verification.

Mục tiêu khóa khọc?
Xây dựng và cấu hình các tác nhân UVM (agent) với sequencer, driver, monitor

Thiết lập DUT trong môi trường UVM và xác minh đầu ra qua scoreboard, khai thác các tính năng ẩn của UVM để tối ưu hóa testbench

Viết test ngẫu nhiên (constrained-random) và đo lường functional coverage

Sử dụng kỹ thuật gỡ lỗi nâng cao để phát hiện và khắc phục sự cố

Ai nên tham gia?
Sinh viên và kỹ sư verification muốn nắm vững phương pháp UVM và cần nâng cao khả năng kiểm thử

Sinh viên đã có nên tảng về ngôn ngữ Verilog trong RTL Design và muốn cải thiện kĩ năng

Hotline/Zalo: 0868.425.247
🏢 Địa điểm: Lầu 10, Tòa nhà Thủy Lợi 4, 205A Nguyễn Xí, Bình Thạnh, TP.HCM

02/03/2026

Sự khác biệt giữa always_comb và always truyền thống
Trong Verilog truyền thống (always @*): Trình biên dịch cho phép nhiều khối always cùng tác động (lái) vào một biến. Điều này dễ dẫn đến lỗi Multi-driver, nơi các luồng logic khác nhau tranh chấp giá trị của cùng một tín hiệu, gây ra những hành vi không xác định khi mô phỏng hoặc tổng hợp mạch

SystemVerilog (always_comb, always_ff, always_latch): SV giới hạn nghiêm ngặt rằng các biến chỉ được phép có một nguồn lái duy nhất (a single driver).

2. Phân tích ví dụ thực tế
Quan sát hai đoạn code trong hình, chúng ta thấy rõ sự khác biệt về tính kỷ luật của ngôn ngữ:

Bên trái (Error): Sử dụng hai khối always_comb riêng biệt để gán giá trị cho cùng một biến logic op. Hệ thống sẽ báo lỗi ngay lập tức vì always_comb không cho phép biến op bị lái bởi hai procedures khác nhau. Điều này giúp ngăn chặn sai lầm về mặt thiết kế ngay từ đầu.

Bên phải (Valid): Sử dụng cú pháp Verilog cũ (always @...). Mặc dù về mặt kỹ thuật code này có thể chạy, nhưng nó tiềm ẩn rủi ro cực lớn vì biến op đang có 2 nguồn lái khác nhau tùy thuộc vào điều kiện sel và sel2.

3. Tại sao SV lại giới hạn như vậy?
Việc áp dụng quy tắc "Single Driver" thông qua các khối chuyên dụng mang lại 3 lợi ích lớn:

Tính nhất quán: Đảm bảo một biến logic chỉ thực hiện một chức năng duy nhất trong thiết kế

Phát hiện lỗi sớm: Trình biên dịch (Compiler) sẽ "la" lên ngay nếu bạn vô tình gán giá trị cho cùng một biến ở hai nơi khác nhau, thay vì để lỗi này lọt vào giai đoạn mô phỏng phức tạp

Tối ưu hóa tổng hợp (Synthesis): Các công cụ tổng hợp mạch sẽ hiểu rõ ràng ý đồ của người thiết kế, tránh tạo ra các cổng logic bị xung đột đầu ra
—-----------------------------------------------
LIÊN HỆ VÀ ĐĂNG KÝ:
Trung Tâm Đào Tạo Vi Mạch SEMICON
📞Điện thoại: 0868 425 247 (Mr. Dương)
💻Website: semiconvn.com
📍Địa chỉ: Lầu 10, 205A Nguyễn Xí (tòa nhà Thủy Lợi 4), Bình Thạnh, TP.HCM
👉 Hãy ghé thăm SEMICON để được tư vấn trực tiếp!