PCBVN

PCBVN Contact information, map and directions, contact form, opening hours, services, ratings, photos, videos and announcements from PCBVN, Information Technology Company, 305 Yen The, An Khe, Cam Le, Da Nang.

Làm việc thì cũng có vui chơi, sinh nhật đúng không?
27/08/2026

Làm việc thì cũng có vui chơi, sinh nhật đúng không?

Dòng điện không chạy theo con đường ngắn nhất về khoảng cách! ⚡️↩️Trong lớp học vật lý cơ bản, chúng ta được dạy rằng: "...
27/08/2026

Dòng điện không chạy theo con đường ngắn nhất về khoảng cách! ⚡️↩️
Trong lớp học vật lý cơ bản, chúng ta được dạy rằng: "Dòng điện luôn chạy theo con đường có điện trở thấp nhất (Shortest path of least resistance)".
Điều này chỉ đúng với dòng điện một chiều (DC) hoặc tần số rất thấp.
Nhưng khi bạn thiết kế mạch có xung tín hiệu tốc độ cao (High-Speed Signals như SPI tốc độ cao, USB, Ethernet, DDR...), dòng điện sẽ chạy theo con đường có trở kháng thấp nhất (Path of least impedance) – tức là dòng khứ hồi (Return Current) sẽ chạy ngay trên mặt phẳng tham chiếu (GND Plane) nằm ngay sát bên dưới đường vết mạch (trace)!
🚨 Sai lầm tai hại: Cắt đứt mặt phẳng GND (Crossing the Split Plane)
Khi bạn kéo một đường tín hiệu tốc độ cao băng qua:
• Một khe hở chia cắt mặt đất (Split Ground Plane giữa Analog và Digital)
• Một rãnh cắt cơ khí (Slot/Void trên mặt GND)
• Hoặc một cụm via khoan dày đặc làm thủng mặt đồng
➡️ Dòng điện khứ hồi không thể đi thẳng bên dưới đường trace được nữa. Nó buộc phải đi vòng qua khe hở để tìm đường quay về nguồn phát.
Hậu quả là gì?
1. Diện tích vòng lặp (Loop Area) tăng vọt: Biến đường mạch của bạn thành một "ăng-ten phát sóng" gây nhiễu EMI nặng nề cho các mạch xung quanh.
2. Trở kháng đột ngột thay đổi (Impedance Discontinuity): Gây hiện tượng phản xạ tín hiệu (Reflection), méo dạng sóng và suy giảm tín hiệu (Jitter).
3. Mất toàn vẹn tín hiệu (Signal Integrity Failure): Khiến vi điều khiển, chip nhớ hoặc giao tiếp truyền thông bị lỗi ngẫu nhiên mà rất khó đo đạc bằng que đo thông thường.
💡 3 Nguyên tắc vàng quản lý Return Path:
1️⃣ Giữ mặt GND bên dưới đường High-Speed luôn liền mạch (Solid Plane): Không cắt, không tạo rãnh bên dưới các đường clock hay data tốc độ cao. 2️⃣ Khi đổi lớp (Layer Transition): Nếu đường trace chuyển từ Top sang Bottom qua một Via, hãy đặt một GND Stitching Via ngay cạnh đó để dòng khứ hồi có cầu nối chuyển lớp cùng với tín hiệu. 3️⃣ Nói "KHÔNG" với việc chia tách GND võ đoán: Trong đa số thiết kế vi điều khiển hỗn hợp (Mixed-Signal), giữ một mặt phẳng GND liền khối duy nhất và gom nhóm linh kiện (Floorplanning) phân tách khu vực Analog/Digital tốt hơn nhiều so với việc cố tình cắt xẻ mặt phẳng GND.
📷 (Gợi ý hình ảnh: Sơ đồ 3D/2D minh họa đường đi của dòng Return Path khi mặt phẳng GND liền mạch vs khi bị cắt xẻ qua khe hở).
💬 Anh em kỹ sư có thói quen đặt GND Stitching Via ngay cạnh mỗi Signal Transition Via khi đi dây High-Speed không? Cùng chia sẻ kinh nghiệm bên dưới nhé!
m

Đừng vội bấm nút "Export Ge**er" nếu chưa tick đủ 10 bước này! 🛑📋Khoảnh khắc chuẩn bị gửi file thiết kế cho xưởng gia cô...
22/08/2026

Đừng vội bấm nút "Export Ge**er" nếu chưa tick đủ 10 bước này! 🛑📋

Khoảnh khắc chuẩn bị gửi file thiết kế cho xưởng gia công luôn đi kèm một chút hồi hộp. Chỉ cần sót một footprint bị ngược hay một đường via chưa phủ mask, bạn có thể mất cả tuần chờ đợi và một khoản tiền không nhỏ để làm lại bo mạch.

Dưới đây là Checklist 10 bước kiểm tra thực chiến giúp bạn tự tin bấm nút gửi xưởng:

🔍 Checklist 10 Bước "Chốt Hạ" Trước Khi Đặt Mạch:
1️⃣ Full DRC Check (Design Rule Check):

Chạy DRC toàn diện và đảm bảo 0 Unrouted Nets, 0 Clearance Violations, 0 Short Circuits.

2️⃣ Kiểm tra Silkscreen trên Pad (Silkscreen Clipping):

Đảm bảo không có chữ, ký hiệu tên linh kiện (Designator) hay viền khung đè lên pad đồng của linh kiện (tránh gây lỗi không dính thiếc khi hàn).

3️⃣ Định hướng chân linh kiện (Pin 1 & Polarity Markers):

Kiểm tra dấu chấm Pin 1 của IC, chiều phân cực của Diode, LED, Tụ hóa/Tantalum đã rõ ràng trên lớp Silkscreen chưa.

4️⃣ Đối soát Footprint với 3D Body (3D Clearance):

Bật chế độ 3D View để kiểm tra linh kiện có bị đè lên nhau không, các đầu nối (Connector, USB, Jack nguồn) có bị quay ngược vào trong bo hay vướng vỏ hộp (Enclosure) không.

5️⃣ Kiểm tra Lỗ Khoan & Cơ khí (Drill Layer & Mechanical):

Lỗ bắt ốc (Mounting holes) đã đúng kích thước M2/M3 chưa? Các rãnh cắt (Milling slots) đã được định nghĩa đúng trên lớp Mechanical/Keep-out chưa?

6️⃣ Phủ đồng & Đảo mảng đồng mồ côi (Dead Copper / Islands):

Bấm Repour All Polygons để cập nhật toàn bộ mảng phủ đồng sau các chỉnh sửa cuối cùng. Xóa bỏ hoàn toàn các đảo đồng mồ côi (Islands) không nối mass.

7️⃣ Khoảng cách mép bo (Copper-to-Board Outline):

Đảm bảo toàn bộ vết mạch và mảng phủ đồng cách đường cắt bo mạch tối thiểu 0.3mm – 0.5mm để không bị chạm chập khi cắt tách panel.

8️⃣ Tenting Via (Phủ Solder Mask cho Via):

Kiểm tra các via nằm dưới bụng IC hoặc gần chân SMD đã được bật chế độ Tented (phủ sơn chống hàn) để tránh chập thiếc trong lò hàn SMT.

9️⃣ Đối soát BOM & Designators (BOM Comparison):

Kiểm tra danh sách BOM có khớp 100% với Schematic và Layout không: Trị số linh kiện, mã part number (MPN), số lượng footprint.

🔟 Kiểm tra File Ge**er bằng phần mềm độc lập (Ge**er Viewer):

Đừng chỉ xem trong Altium/KiCAD! Hãy mở các file Ge**er đã xuất bằng công cụ độc lập (Gerbv, Cuprum, hoặc Ge**er Viewer của xưởng) để soi lại từng layer đúng như thực tế xưởng sẽ nhìn thấy.
**erFiles

Tính bề rộng vết mạch (Trace Width) cho dòng cao: Đã bao giờ bạn tính sai? ⚡️🔥Khi chuyển từ thiết kế tín hiệu (Signal) s...
13/08/2026

Tính bề rộng vết mạch (Trace Width) cho dòng cao: Đã bao giờ bạn tính sai? ⚡️🔥
Khi chuyển từ thiết kế tín hiệu (Signal) sang thiết kế nguồn (Power), một trong những sai lầm nguy hiểm nhất là chọn bề rộng vết mạch dựa trên... "cảm giác".
Một đường trace đi dòng 5A nhưng vẽ quá hẹp sẽ biến thành một dây điện trở nhiệt ngay trên bo mạch của bạn, làm sụt áp, tăng nhiệt độ và thậm chí là b**g tróc lớp mạ đồng!
💡 3 Quy tắc thiết kế vết mạch nguồn chuẩn kỹ thuật:
1️⃣ Tính Trace Width chuẩn theo IPC-2221:
• Đừng đoán mò! Hãy luôn dùng công cụ tính toán IPC-2221 (có sẵn trong Altium, KiCAD hoặc Saturn PCB Toolkit).
• Lưu ý quan trọng: Lớp đồng nằm ở lớp ngoài (External Layer) tản nhiệt tốt hơn nhiều so với lớp bên trong (Internal Layer). Cùng một dòng 3A (độ dày đồng 1 oz), vết mạch ở lớp trong cần bề rộng gấp đôi lớp ngoài để giữ cùng mức tăng nhiệt!
2️⃣ Mẹo tăng khả năng gánh dòng không làm tăng kích thước:
• Nếu không đủ diện tích để mở rộng trace: Hãy phủ đồng không phủ paint (Exposed Copper) tại đường nguồn đó để xưởng tráng thêm một lớp thiếc dày khi hàn SMT.
• Dùng nhiều Via kết nối song song khi chuyển lớp nguồn (Ví dụ: 1 via 0.3mm chịu được khoảng 1.5A - 2A tùy độ tăng nhiệt cho phép).
3️⃣ Thermal Relief vs Solid Connection:
• Chân nguồn/GND nối vào mảng đồng lớn: Nên dùng kết nối Thermal Relief (hình chữ thập) để tránh mất nhiệt khi hàn, giúp thiếc chảy đều.
• Khu vực tản nhiệt chủ động (như Pad của IC Nguồn/MOSFET): Phải dùng Solid Connection kết hợp dải Thermal Via bên dưới để dẫn nhiệt thẳng xuống mặt GND lớn.

Đặt tụ giải ghép (Decoupling Capacitor) sát chân IC: Bạn đã làm đúng cách chưa? ⚡️Nhiều kỹ sư layout PCB thường thuộc lò...
29/07/2026

Đặt tụ giải ghép (Decoupling Capacitor) sát chân IC: Bạn đã làm đúng cách chưa? ⚡️
Nhiều kỹ sư layout PCB thường thuộc lòng quy tắc: "Luôn đặt tụ Decoupling càng gần chân nguồn IC càng tốt".
Điều này đúng, nhưng chưa đủ.
Trong thiết kế mạch tốc độ cao và nguồn ổn định, vị trí đặt tụ chỉ là một nửa câu chuyện. Nửa còn lại nằm ở đường đi của dòng điện (Current Return Path) và ký sinh cảm kháng (Parasitic Inductance) của đường vết mạch (trace) lẫn Via.
Nếu routing không chuẩn, ký sinh cảm kháng từ trace/via sẽ triệt tiêu hiệu quả dập nhiễu tần số cao của tụ!
💡 3 Quy tắc vàng khi Layout tụ Decoupling chuẩn Kỹ thuật:
1️⃣ Thứ tự ưu tiên đường đi của dòng điện (Placement & Routing):
• ❌ SAI: Nguồn VCC ➔ Via ➔ Chân IC ➔ (đi nhánh rẽ) ➔ Tụ.
• ✅ ĐÚNG: Nguồn VCC ➔ Via ➔ Pad của Tụ ➔ Chân IC. (Đảm bảo dòng điện bắt buộc phải chạy "băng qua" pad của tụ trước khi nạp cho IC).
2️⃣ Tối ưu hóa vị trí Via để giảm cảm kháng ký sinh (Loop Inductance):
• Đặt Via đấu nối GND và VCC ngay sát Pad của tụ (dùng kỹ thuật Via-in-Pad hoặc Close-to-Pad).
• Mẹo nâng cao: Đặt Via GND và Via VCC song song, sát cạnh nhau. Dòng điện ngược chiều qua 2 via này sẽ tạo ra từ trường triệt tiêu lẫn nhau, giảm thiểu Loop Inductance đáng kể.
3️⃣ Thứ tự ưu tiên khi đặt nhiều trị số tụ song song:
• Khi kết hợp tụ 100nF và 10µF (hoặc 100pF): Tụ có trị số nhỏ hơn (ESR/ESL thấp hơn) phải luôn nằm GẦN CHÂN IC HƠN, vì nó đảm nhận việc đáp ứng các xung nhiễu cực nhanh ở tần số cao.
💬 Anh em kỹ sư thường ưu tiên chọn kích thước footprint nào (0402, 0603, 0805...) cho tụ decoupling trên các dòng MCU/FPGA hiện nay? Cùng chia sẻ góc nhìn ở phần bình luận nhé!

Dưới đây là quy trình chi tiết từng bước để thiết kế mạch tốc độ cao trong KiCad.Bước 1: Khai báo Cặp Vi sai trong Schem...
17/07/2026

Dưới đây là quy trình chi tiết từng bước để thiết kế mạch tốc độ cao trong KiCad.
Bước 1: Khai báo Cặp Vi sai trong SchematicĐể KiCad hiểu hai đường dây là một cặp vi sai, bạn cần đặt tên Net tuân theo quy tắc hậu tố nghiêm ngặt: Đặt tên Net kết thúc bằng dấu + và - (ví dụ: GTY_TX0+ và GTY_TX0-), hoặc _P và _N (ví dụ: GTY_TX0_P và GTY_TX0_N).Nhấn F8 để đồng bộ sơ đồ nguyên lý sang mạch PCB. KiCad sẽ tự động nhóm các Net có hậu tố này thành các cặp vi sai (Differential Pairs).
Bước 2: Cấu hình Trở kháng & Khoảng cách (Net Classes)Bạn cần định nghĩa độ rộng dây và khoảng cách giữa hai dây trong cặp vi sai để đạt trở kháng đích (90Omh hoặc 100Omh). Trong giao diện Layout PCB, vào File ➔ Board Setup...Chọn mục Design Rules ➔ Net Classes. Tạo một Net Class mới (ví dụ đặt tên là High_Speed_GTY). Gán các Net tín hiệu GTY của bạn vào Net Class này.Cấu hình các thông số kích thước ở cột bên phải:uDP Width (Width of Diff Pair): Độ rộng của mỗi đường dây trong cặp.uDP Gap (Gap of Diff Pair): Khoảng cách giữa hai đường dây trong cặp.(Các thông số này bạn tính toán từ công cụ tính trở kháng dựa trên Stackup của nhà máy).
Bước 3: Thiết lập Luật Kiểm soát Lệch Pha (Constraint Rules)KiCad cho phép bạn đặt luật kiểm soát độ lệch pha trực tiếp trong cửa sổ Board Setup. Vẫn trong bảng Board Setup, chọn mục Design Rules ➔ Custom Rules. Tại đây, bạn có thể viết một đoạn mã cấu hình luật (đây là tính năng cực kỳ mạnh mẽ của KiCad sử dụng ngôn ngữ DSL). Hãy dán đoạn code dưới đây vào khung soạn thảo:
"GTY_Intra_Pair_Skew"
(constraint diff_pair_skew (max 0.1mm))
(condition "A.NetClass == 'High_Speed_GTY'"))
Giải thích: Luật này quy định độ lệch chiều dài lớn nhất (max 0.1mm - tương đương khoảng dưới 1 ps trên vật liệu cao tần) giữa hai đường trong cùng một cặp vi sai thuộc Net Class High_Speed_GTY.Nhấn OK để lưu luật.
Bước 4: Đi dây và Bù chiều dài (Tuning) trong KiCadSau khi đã thiết lập luật, bạn tiến hành layout và hiệu chỉnh bằng các công cụ chuyên dụng của KiCad.
1. Đi dây cặp vi sai:Chọn công cụ Route Differential Pairs trên thanh công cụ bên phải (hoặc nhấn phím tắt X rồi click vào một Net trong cặp). KiCad sẽ tự động đi song song hai đường dây theo đúng khoảng cách (Gap) và độ rộng (Width) đã khai báo trong Net Class.
2. Cân bằng chiều dài (Interactive Tuning):Trên thanh công cụ bên phải, chọn biểu tượng Tune skew of a differential pair (hoặc nhấn phím tắt Ctrl + Shift + S / trên KiCad 8 là công cụ Tune Length/Skew). Click vào cặp vi sai bạn muốn chỉnh. Di chuyển chuột dọc theo đường dây, KiCad sẽ tự động tính toán xem đường nào đang ngắn hơn và hiển thị một thanh đo trực quan (Tuning Gauge) ngay cạnh con trỏ chuột. Click vào vùng trống gần điểm uốn cong (bending) để KiCad tự động chèn các đường uốn lượn (răng cưa) nhằm bù chiều dài.
3. Cấu hình kiểu răng cưa (Tuning Pattern):Trong lúc đang dùng công cụ Tune, bạn nhấn phím tắt D (hoặc nhấp chuột phải chọn Tuning Settings). Một bảng hiện ra cho phép bạn chỉnh sửa:Amplitute (Biên độ): Nên để nhỏ đối với tín hiệu 28 Gbps để tránh làm đứt gãy trở kháng quá nhiều.Spacing (Khoảng cách răng cưa): Khoảng cách giữa các bước răng cưa.Style: Chọn kiểu bo tròn (Arc) thay vì góc nhọn để tối ưu hóa việc truyền sóng cao tần.Khi thanh đo hiển thị màu xanh lá cây với dấu tích hoàn thành, cặp vi sai của bạn đã đạt chuẩn lệch pha dưới 1 ps!

KiCad không còn là một phần mềm "làm mạch sở thích" đơn thuần nữa. Từ phiên bản 7 và 8 trở đi, các tính năng hỗ trợ High...
10/07/2026

KiCad không còn là một phần mềm "làm mạch sở thích" đơn thuần nữa. Từ phiên bản 7 và 8 trở đi, các tính năng hỗ trợ High-Speed PCB của KiCad đã tiệm cận với các phần mềm thương mại đắt tiền như Altium hay Allegro. Chỉ cần nắm vững lý thuyết toàn vẹn tín hiệu (Signal Integrity) và áp dụng đúng các công cụ Stackup, Diff Pair, và Length Tuning trên, bạn hoàn toàn có thể tự tin thiết kế những board mạch chạy chip ARM, FPGA, DDR hay các module kết nối tốc độ cao một cách ổn định.

Trong kỷ nguyên của Trí tuệ nhân tạo (AI), mạng 5G/6G và các trung tâm dữ liệu tốc độ siêu cao, các thiết bị điện tử khô...
27/06/2026

Trong kỷ nguyên của Trí tuệ nhân tạo (AI), mạng 5G/6G và các trung tâm dữ liệu tốc độ siêu cao, các thiết bị điện tử không chỉ đòi hỏi hiệu năng xử lý mạnh mẽ mà còn phải cực kỳ nhỏ gọn. Để đáp ứng việc định tuyến hàng nghìn đường tín hiệu trên một diện tích bo mạch (PCB) hạn chế, công nghệ chế tạo truyền thống đã chạm đến giới hạn vật lý. Đó là lúc mSAP (modified Semi-Additive Process - Quy trình bán cộng tính cải tiến) trở thành chìa khóa công nghệ bắt buộc.
1. Công nghệ mSAP là gì?Để hiểu về mSAP, trước hết cần nhìn lại công nghệ Khắc trừ truyền thống (Subtractive Process). Ở quy trình truyền thống, nhà sản xuất dùng hóa chất để ăn mòn (khắc) bỏ đi những phần đồng thừa trên một tấm mạch có sẵn lớp đồng dày, chỉ để lại đường mạch mong muốn.Ngược lại, mSAP là công nghệ đi theo hướng "bồi đắp" (cộng tính). Quy trình này bắt đầu bằng một lõi vật liệu cách điện có phủ một lớp đồng nền cực kỳ mỏng. Sau đó, nhà sản xuất dùng màng phim cảm quang để định hình đường mạch và tiến hành mạ điện để đồng "mọc" dày lên từ các rãnh trống. Cuối cùng, lớp phim và lớp đồng nền siêu mỏng ban đầu mới được tẩy nhanh bằng hóa chất2. Nguyên lý hoạt động: Sự khác biệt tạo nên độ chính xácNhờ thay đổi triết lý từ "gọt bỏ" sang "bồi đắp", mSAP giải quyết được nhược điểm lớn nhất của công nghệ truyền thống: Hiện tượng ăn mòn không đều (Undercut).Ở quy trình cũ: Khi hóa chất ăn mòn lớp đồng dày, nó không chỉ ăn xuống dưới mà còn ăn lan sang hai bên vách, khiến mặt cắt của đường mạch có hình thang vát. Đường mạch càng nhỏ, tỷ lệ sai số càng lớn.Ở quy trình mSAP: Do đường mạch được định hình bằng vách phim cảm quang trước khi mạ, đồng sẽ mọc lên theo phương thẳng đứng. Kết quả là mặt cắt đường mạch đạt hình chữ nhật hoàn hảo
3. Các ưu điểm vượt trội và thông số kỹ thuật của mSAPDựa trên các tiêu chuẩn công nghệ thực tế đang được áp dụng cho các sản phẩm công nghệ cao (như các mô-đun quang học từ 400G đến 1.6T), mSAP sở hữu những ưu thế tuyệt đối:📐 Đường mạch siêu mịn (Ultra-fine Line/Spacing)mSAP cho phép thu nhỏ độ rộng mạch và khoảng cách giữa các mạch (Lw/Ls) xuống mức mà công nghệ khắc trừ không thể làm được một cách ổn định.Sản xuất hàng loạt (MP): Đạt kích thước mạch $\ge$ 25/25 µm.Phát triển sản phẩm mới (NPI): Có thể đẩy giới hạn xuống tới 20/20 µm.🎯 Dung sai cực thấp & Độ chính xác caoNhờ kiểm soát chính xác bằng công nghệ quang khắc và mạ định hình, dung sai độ rộng mạch (Trace Width Tol.) và kích thước Pad (Pad Size Tol.) được thắt chặt ở mức 4 µm đến 6 µm. Năng lực quy trình sản xuất đạt chỉ số ổn định cao với Cpk1.33.⚡ Kiểm soát trở kháng hoàn hảo (Impedance Control)Vách đường mạch thẳng đứng giúp hình học của đường truyền tín hiệu không bị biến dạng. Điều này cho phép kiểm soát dung sai trở kháng ngặt nghèo từ8% xuống chỉ còn 5%. Đây là yếu tố sống còn để giảm thiểu suy hao và nhiễu tín hiệu ở băng thông siêu cao từ 800G đến 1.6T.🔌 Khả năng tích hợp mật độ cao (High Density)mSAP tương thích hoàn hảo với các thiết kế cấu trúc phức tạp như mạch nhiều lớp Anylayer (lên tới 12 - 16 lớp). Nó cho phép gắn các chip FCBGA có khoảng cách chân (Pitch) siêu nhỏ từ 130 – 150 µm và kích thước lỗ khoan siêu nhỏ (uVia) chỉ từ 50 – 60 µm.
4. Ứng dụng thực tế của công nghệ mSAPHiện nay, mSAP không còn là công nghệ phòng thí nghiệm mà đã trở thành tiêu chuẩn sản xuất công nghiệp cho các phân khúc cao cấp nhất:Điện thoại thông minh cao cấp: Bo mạch chính (Mainboard) của các dòng iPhone hay Flagship Android đều ứng dụng mSAP để xếp chồng linh kiện, nhường không gian cho pin và cụm camera.Thiết bị viễn thông & Thiết bị Quang học (Optical Products): Các mô-đun quang truyền dữ liệu tốc độ cao 400G, 800G và 1.6T trong các trung tâm dữ liệu bắt buộc phải dùng mSAP kết hợp với vật liệu chịu nhiệt, tổn hao thấp (M7, M8, BT-like) để đảm bảo toàn vẹn tín hiệu.Chip Substrate (Chất nền vi mạch): Làm cầu nối trung gian giữa các con chip bán dẫn siêu nhỏ và bo mạch PCB chính.

Cách đi dây cho BGA có kích thước nhỏ1. Xác định công nghệ Via (Via Technology)Đây là yếu tố quyết định. Với pitch nhỏ, ...
04/06/2026

Cách đi dây cho BGA có kích thước nhỏ
1. Xác định công nghệ Via (Via Technology)
Đây là yếu tố quyết định. Với pitch nhỏ, bạn không thể dùng loại via xuyên lỗ (Through-hole via) truyền thống vì chúng chiếm quá nhiều diện tích.

Pitch 0.8mm: Thường vẫn có thể đi dây kiểu Dog-bone truyền thống bằng cách đặt via chuẩn ở giữa 4 chân BGA.

Pitch 0.65mm đến 0.5mm: Bắt đầu phải sử dụng Via-in-Pad (VIPPO). Tức là khoan via trực tiếp trên pad của chân BGA, sau đó mạ phẳng lại để hàn chip lên. Thường dùng Blind Via (via mù) hoặc Microvia bằng laser.

Pitch < 0.5mm (0.4mm, 0.35mm): Bắt buộc phải dùng Any Layer HDI (High-Density Interconnect) và Stacked Vias (Via xếp chồng qua nhiều lớp bằng laser) kết hợp với trace/space siêu mỏng.

2. Chiến lược đi dây (Routing Strategies)
💡 Giải pháp 1: Đổi hướng đi dây theo đường chéo (Diagonal Routing)
Thay vì đi dây thẳng ra ngoài theo trục X-Y, việc đi dây một góc 45 độ xuyên qua khoảng trống giữa các pad BGA sẽ giúp bạn "ăn gian" được thêm một chút khoảng cách, giảm thiểu nguy cơ vi phạm luật khoảng cách (DRC).

💡 Giải pháp 2: Định tuyến theo từng lớp (Layer-by-Layer Breakout)
Chia các vòng của BGA thành các nhóm để đi ra ở các lớp khác nhau:

Vòng ngoài cùng (Hàng 1 & 2): Đi dây trực tiếp ở lớp Top (lớp bề mặt) ra ngoài.

Vòng thứ 3 & 4: Dùng Via-in-pad đâm xuống Lớp 2 (Inner 1) rồi đi dây ra ngoài.

Vòng thứ 5 & 6: Đâm xuống Lớp 3 (Inner 2) hoặc sâu hơn.

Thiết kế routing cho DDR4 (Double Data Rate 4) là một trong những thử thách phức tạp nhất trong thiết kế PCB do tốc độ t...
21/04/2026

Thiết kế routing cho DDR4 (Double Data Rate 4) là một trong những thử thách phức tạp nhất trong thiết kế PCB do tốc độ truyền tải dữ liệu cực cao và yêu cầu khắt khe về thời gian (timing).Dưới đây là hướng dẫn các nguyên tắc cốt lõi để thiết kế routing DDR4 tối ưu:1. Phân nhóm tín hiệu (Signal Grouping)Tín hiệu DDR4 được chia thành các nhóm chính, mỗi nhóm có quy tắc đi dây riêng:Nhóm Dữ liệu (Data Group): Bao gồm DQ (Data), DQS (Data Strobe) và DM (Data Mask). Mỗi byte (8 bit DQ) đi kèm với một cặp DQS riêng.Nhóm Địa chỉ/Lệnh/Điều khiển (Address/Command/Control): Bao gồm các tín hiệu ADDR, BA, CAS, RAS, WE, v.v.Nhóm Xung nhịp (Clock): Cặp vi sai CK_t và CK_c.2. Chiến lược phân tầng (Layer Stackup)DDR4 yêu cầu ít nhất mạch 4-6 lớp để đảm bảo tính toàn vẹn tín hiệu:Mặt phẳng tham chiếu (Reference Plane): Tất cả các đường tín hiệu DDR4 phải được chạy trên một mặt phẳng Mass (GND) liên tục. Tránh chạy qua các khe hở (split planes).Khoảng cách lớp: Lớp tín hiệu nên đặt càng gần mặt phẳng GND càng tốt để kiểm soát trở kháng chặt chẽ.3. Kiểm soát trở kháng (Impedance Control)Single-ended (DQ, Addr, Ctrl): Thường thiết kế ở mức 40 $\Omega$ - 50 $\Omega$.Differential Pairs (DQS, Clock): Phải đạt 80 $\Omega$ - 100 $\Omega$ (tùy thuộc vào thông số CPU/RAM, phổ biến nhất là 100 $\Omega$).4. Quy tắc khớp độ dài (Length Matching & Skew)Đây là phần quan trọng nhất để đảm bảo dữ liệu đến đúng thời điểm:Trong cùng nhóm Byte (Intra-group): Các đường DQ trong cùng một byte phải khớp độ dài với nhau và khớp với cặp DQS tương ứng. Sai số cho phép thường rất nhỏ (dưới +/- 5 mil).Address to Clock: Nhóm địa chỉ và lệnh phải khớp với đường Xung nhịp (Clock).Cặp vi sai (DQS, CLK): Hai dây trong cặp vi sai phải cực kỳ bằng nhau về độ dài (sai số < 1-2 mil) để tránh lệch pha.5. Cấu trúc đi dây (Topologies)Fly-by Topology: Đây là cấu trúc chuẩn cho DDR4 đối với các nhóm tín hiệu Địa chỉ, Lệnh và Xung nhịp. Tín hiệu đi lần lượt qua từng chip RAM. Điều này giúp giảm nhiễu phản xạ ở tốc độ cao nhưng gây ra độ trễ lũy tiến (phải bù bằng phần mềm trong bộ điều khiển bộ nhớ).Point-to-Point: Dành cho nhóm Dữ liệu (DQ) để đảm bảo tốc độ cao nhất.6. Giảm nhiễu chéo (Crosstalk)Quy tắc 3W: Khoảng cách giữa các đường dây nên gấp 3 lần độ rộng đường dây.Vùng trống (Clearance): Giữ khoảng cách an toàn với các tín hiệu gây nhiễu mạnh như nguồn xung (Switching regulators) hoặc tín hiệu RF.7. Tụ thoát nhiễu (Decoupling)DDR4 tiêu thụ dòng điện lớn với tốc độ chuyển mạch cực nhanh.Đặt các tụ bypass (0.1uF, 1uF) ngay dưới hoặc sát chân nguồn của chip RAM.Sử dụng nhiều via nhỏ nối mass cho tụ để giảm điện cảm ký sinh

Address

305 Yen The, An Khe, Cam Le
Da Nang
50000

Opening Hours

Monday 07:30 - 17:00
Tuesday 07:30 - 17:00
Wednesday 07:30 - 17:00
Thursday 07:30 - 17:00
Friday 07:30 - 17:00
Saturday 07:30 - 11:30

Telephone

+84968891718

Alerts

Be the first to know and let us send you an email when PCBVN posts news and promotions. Your email address will not be used for any other purpose, and you can unsubscribe at any time.

Contact The Business

Send a message to PCBVN:

Shortcuts

Share